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可配置的分频器的VHDL建模与设计

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可配置的分频器的VHDL建模与设计

摘要 本设计基于硬件描述语言VHDL为系统逻辑描述语言，在QuartusⅡ工具软件环境下，通过集成各个分频器模块，构成一个可配置的分频器。本文实现了各个不同分频系数（奇数分频、偶数分频、半整数分频）、以及不同占空比的分频器子模块的RTL层次的VHDL设计；完成了包含多个可配置分频器的时钟分频总模块的顶层集成；通过了QuartusII软件仿真、详细地分析了软件仿真结果。并且将典型分频模块下载至ALTERA DE2-70实验板，完成了FPGA硬件实现，并用Signal TAP-II进行了波形分析。验证了设计的正确性。

关键词 分频器  VHDL  QuartusⅡ  占空比  可配置 

The Modeling and Design of Configurable dividers Based on VHDL

Abstract：Based on hardware-description language VHDL, and in QuartusII simulation environment, this project completes modeling and design of configurable dividers, which include the division parameter is even; the division number is odd; or half-integer; 50% duty cycle of divided clock; and configurable duty cycle. Then integrating several different clock dividers, the implementation of top clock generation module is also done. All sub-modules and top design are passed soft ware simulation in QuartusII. The key divider modules are also validated in ALTERA DE2-70 FPGA board, and the waveforms of generated clocks are checked in Signal TAP-II environment. Both simulation results and hard-ware architecture are discussed. All the results verify the correctness of the design.

Key words: Divider; VHDL; Quartus II;Duty Cycle; Configurable

1、设计任务：
（1）复习VHDL硬件描述语言。 （2）完成偶数分频器的VHDL设计（分频系数N=2n，n=1，2，……）。要设计：二进制偶数分频器、 非二进制偶数分频器、以及占空比可调制的偶数分频器。 （3）完成奇数分频器的VHDL设计（分频系数N=2n+1，n=1，2，……）。要设计：占空比为1：n的 奇数分频器、和占空比为1：1的奇数分频器。 （4）完成非整数分频器的VHDL设计。毕设要求分频系数N不是整数，且N=（n+1）*0.5。（例如N=2.5） （5）将所有分频子模块集成在一起，成为顶层时钟分频器。通过选择不同的使能信号，将输入时钟 生成分频系数和占空比不同的分频时钟输出，实现初步的可配置。 （6）在仿真工具QuartusII上完成软件仿真的验证。 （7）附加的提高要求（选作）：将分频子模块的程序下载到硬件电路板，完成FPGA硬件实现，并通过 SignalTAP II分析硬件实现后的分频时钟的周期和占空比。

2、技术指标：
（1）可配置分频器的具体设计指标在上面设计任务中详述。 （2） 给出每个子模块的QuartusII仿真波形和整体的电路的QuartusII仿真波形，并进行分析。

目录
引言 1
第一章 绪论 2
1.1 硬件描述语言VHDL概述 2
1.2 VHDL语言的主要优点 3
1.3 VHDL 程序设计基本结构 3
1.4 FPGA开发编程原理 4
1.5分频算法设计 5
1.5.1 累加器 5
1.5.2 逻辑控制部分 6
第二章 开发软件简介 7
2.1 Altera公司开发工具简介 7
2.2 Altera公司的DE2开发板简介 8
2.2.1 本设计使用的开发板模块简介 8
2.2．2 时钟源 9
2.2.3显示模块 10
2.2.4 EP2C35F672C6芯片 10
2.3 QuartusⅡ简介 11
2.4 Quartus II的开发流程 12
第三章 单个分频器的设计 14
3.1 偶数分频器 14
3.1.1二进制分频器 14
3.1.2 非二进制分频器 16
3.1.3 占空比可变的偶数分频器 18
3.2奇数分频器的设计 20
3.2.1占空比是1：n的奇数分频器 20
3.2.2 占空比是1:1的奇数分频器 22
3.2.3占空比是3:7的奇数分频器 25
第四章 典型分频模块的FPGA硬件实现 31
4.1 二进制分频器 31
4.2占空比为1：4的分频器 33
4.3占空比为1：2的分频器 35
第五章 整体方案设计 37
5.1 设计要求 37
5.2顶层文件设计 37
5.3 QuartusII仿真结果 37
结论 42
致谢 43
参考文献 44
附录一：程序清单 45
附录二：顶层电路的电路图 51
附录三 英文翻译 52



结论
本设计是通过VHDL语言编程，配合QuartusⅡ7.2 软件进行仿真验证。通过QuartusⅡ仿真后，得出各个模块的仿真时序结果都与预期效果基本一致。
在此次的分频器的设计过程中，更进一步地熟悉有关数字电路的知识和具体应用。学会了利用QuarterII软件进行原理图的绘制，硬件描述语言VHDL的编写，程序的仿真等工作。并能根据仿真结果分析设计的存在的问题和缺陷，从而进行程序的调试和完善。并且将典型分频模块下载至ALTERA DE2-70实验板，完成了FPGA硬件实现，并用Signal TAP-II进行了波形分析。验证了设计的正确性。
在本次设计中，完成了各个子模块程序的设计，包括偶数分频器、奇数分频器和半整数分频器的完成，然后运用顶层集成的方法，通过一个时钟控制信号，完成对信号分频的控制。