电子信息科学与技术毕业论文——25g_hz_pll_锁定检测电路分析实现.doc

摘 要

在集成电路设计中，需要使芯片上内部时钟和外部时钟同步，希望在外部时钟输入的高频率下使用芯片的内部时钟。基于以上两点，锁相环常常用于产生芯片上的内时钟。但是随着处理器频率的提高，传统的数字锁相环已经不能满足要求。在本文中，我们将展现一个新的锁相环锁定检测方法。锁定检测的功能是检测锁相环是否达到锁定。2.5G Hz PLL 锁定检测电路分析实现，就是要完成锁定检测电路的正向总体设计方案，锁定检测电路的反向提取，再在反向提取电路的基础上在SMIC0.18 um 工艺下进行重新设计，并完成HSPICE下的晶体管级仿真。2.5G Hz PLL 锁定检测电路分析实现的难点与重点是反向电路的提取和SMIC0.18 工艺下的重新设计。
本文所讨论的锁相环能够锁定更高频率的时钟。该锁定检测电路采用比较成熟的SMIC0.18 um工艺。锁相环的压控震荡器的输出频率可以高达2.5GHZ。另外，该锁相环能够锁定高达到2.5GHZ 的输出频率。我们采用模拟电路来代替以往的数字的锁定检测电路。在SMIC0.18 um工艺下，采用本文所讨论的锁定检测电路而设计的锁相环相对其他的锁相环而言，具有更大的优越性。