数字钟设计.doc
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数字钟设计,页数：12字数：2930《数字钟的设计》 其基本要求如下：1. 实现基本的计时功能，输入1khz的时钟，采用24小时制计时，能显示时、分、秒。2. 校正功能; 时分均有校时功能。3. 当计时器运行到59分49秒开始报时，每鸣叫1s就停叫1s，共鸣叫6，前5响为低音，频率为750hz...
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数字钟设计
页数：12 字数：2930
数字钟设计《数字钟的设计》 其基本要求如下：1. 实现基本的计时功能，输入1kHz的时钟，采用24小时制计时，能显示时、分、秒。2. 校正功能; 时分均有校时功能。3. 当计时器运行到59分49秒开始报时，每鸣叫1s就停叫1s，共鸣叫6，前5响为低音，频率为750Hz；最后1响为高音，频率为1KHz。4. 可设定夜间某个时段不报时。5. 设定闹钟，当按下闹铃开关时，可在规定时间闹铃，当开关复位时，闹铃停止。一、设计方案： 根据方案的要求，可以用VHDL语言 ，采用自顶向下的设计方法。可用分频的方法得到1HZ的时钟用与计数；用7段数码管来显示时间，需要6个数码管；同时可以根据不同的频率的输入来调节蜂鸣器的鸣叫声音，从而实现整点报时功能和闹铃功能。对于闹铃功能，可以用一个触发器和一个寄存器来实现。根据要求基本确定由以下模块组成：1． 秒计数模块：秒计数，在频率为1HZ的时钟下以60次为循环计数，并产生进位信号影响分计数； 2． 分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数；3． 时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环计数；4． 频率产生模块：主要有2个部分，一个是产生1HZ的计数频率，一个是产生725HZ和500HZ的蜂鸣器鸣叫频率
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数字钟设计《数字钟的设计》 其基本要求如下：1. 实现基本的计时功能，输入1kHz的时钟，采用24小时制计时，能显示时、分、秒。2. 校正功能; 时分均有校时功能。3. 当计时器运行到59分49秒开始报时，每鸣叫1s就停叫1s，共鸣叫6，前5响为低音，频率为750Hz；最后1响为高音，频率为1KHz。4. 可设定夜间某个时段不报时。5. 设定闹钟，当按下闹铃开关时，可在规定时间闹铃，当开关复位时，闹铃停止。一、设计方案： 根据方案的要求，可以用VHDL语言 ，采用自顶向下的设计方法。可用分频的方法得到1HZ的时钟用与计数；用7段数码管来显示时间，需要6个数码管；同时可以根据不同的频率的输入来调节蜂鸣器的鸣叫声音，从而实现整点报时功能和闹铃功能。对于闹铃功能，可以用一个触发器和一个寄存器来实现。根据要求基本确定由以下模块组成：1． 秒计数模块：秒计数，在频率为1HZ的时钟下以60次为循环计数，并产生进位信号影响分计数； 2． 分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数；3． 时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环计数；4． 频率产生模块：主要有2个部分，一个是产生1HZ的计数频率，一个是产生725HZ和500HZ的蜂鸣器鸣叫频率
