基于单片机和fpga的位同步信号提取.doc
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基于单片机和fpga的位同步信号提取,基于单片机和fpga的位同步信号提取页数：76字数：20114 目录摘 要iabstractii引言1第1章绪 论21.1 位同步技术当前的发展21.2eda简介31.38051型单片机41.4fpga器件简介41.4.1fpga器件的发展41.4.2fpga器件的结构51.4.3altera器件及epm706471....
内容介绍
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基于单片机和FPGA的位同步信号提取
页数：76 字数：20114
目 录
摘 要 I
Abstract II
引 言 1
第1章 绪 论 2
1.1 位同步技术当前的发展 2
1.2 EDA简介 3
1.3 8051型单片机 4
1.4 FPGA器件简介 4
1.4.1 FPGA器件的发展 4
1.4.2 FPGA器件的结构 5
1.4.3 Altera器件及EPM7064 7
1.5 FPGA开发过程简介 8
1.6 C语言 9
1.7 VerilogHDL 9
1.8 MAX+PLUS II 概述 10
第2章 系统组成结构 11
2.1 单片机模块 11
2.2 键盘模块 11
2.3 测频、输出显示模块 12
2.4 数字锁相环(DPLL)模块 13
第3章 各模块的具体设计及实现 14
3.1 单片机模块的设计与实现 14
3.2 键盘模块的设计与实现 15
3.2.1 设计中问题和解决方法 15
3.2.2 键盘设计的软件设计 16
3.3 测频、输出显示模块的设计与实现 17
3.3.1 测频部分 17
3.3.1.1 测频电路的设计实现 17
3.3.1.2 测频模块的软件设计 17
3.3.2 显示部分 18
3.3.2.1 7448芯片介绍 18
3.4 锁相环模块的设计与实现 21
3.4.1 鉴相器的选择 21
3.4.2 可编程K可逆计数器的设计 22
3.4.3 I/D线路的设计 24
3.4.4 可编程N分频器的设计 25
第4章 位同步信号提取系统整体测试 28
4.1 锁相环的仿真与测试 28
4.2 单片机软件的测试 29
4.3 系统的整体测试 31
参考文献 33
致 谢 34
附录A 单片机软件设计程序 35
附录B FPGA芯片内部模块的Verilog HDL设计 58
基于单片机和FPGA的位同步信号提取
摘 要：本文所设计的位同步系统是使用单片机进行实时控制现场可编程门阵列（FPGA）进行同步的，在此设计中，本文主要做了以下内容：
1、单片机实时控制FPGA完成实时频率跟踪测量和自动锁相。
2、在FPGA内部，设计有以下两部分：
全数字锁相环（DPLL），主要包括数控振荡器、鉴相器、可控模N分频器。
LED动态扫描电路、FPGA和单片机的数据接口，以完成两者之间的数据传递。
3、设计辅助电路：键盘、LED显示、信号源等。
4、整体测试表明：系统可以实现10Hz到1MHz的信号同步，键盘及显示电路工作正常。
关键字：单片机、电子设计自动化（EDA）、Verilog HDL、数字锁相环
According To The MCU And FPGA The Bit Synchronous Signal Withdraw
ABSTRACT：This text for designing the synchronous system is an usage MCU to control the Fileld Programmable Gate Array(FPGA) really．This design primarily completes missions as below．
The MCU complete solid hour measure frequency follow with auto lock the phase．
In the FPGA inner part ，the design have below two parts：
The Digital Phase Locked Loop(DPLL)，primarly include Digital Controled Oscillatory，Pahse Detector，N Divider．
The LED Dynamicly scan and display circuit，Interface circuit between MCU and FPGA．
Design assistant electric circuit：The keyboard，LED shows，signal source etc．
4、The whole test enunciation：the system can realize 10Hz to 1MHz signal is synchronous，keyboard electric circuit and manifestation electric circuit work is normal．
KEYWORDS：MCU EDA Verilog HDL DPLL 引 言
在科学飞速发展的今天，世界已进入了数字化、信息化的时代。其中，通信技术的发展最为迅速。从第一代模拟移动通信，到今年即将运营的3G移动通信，仅仅数年的时间。与此同时，（微）电子技术也在以很快的速度进步着，利用FPGA作原型设计及前期样品生产的作法将会逐渐流行起来。通过使用FPGA/CPLD，可得到降低成本和上市时间快等的好处。数据通信的应用需求量很大，我国路由器产品采用FPGA/CPLD起了很大作用。伴随着微电子工业的发展，今天的FPGA已经可以做系统级芯片了。技术的融合，使得各种科学技术不再独立，而是联合应用在一起，发挥更大的功效。
本课题的目的是设计出一个具有通用性的输入信号的位同步提取系统，系统可以实现10Hz~1MHz的信号同步，使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成对同步信号的提取。该系统以FPGA器件作为控制的核心，配合单片机使整个系统显得尤为精简，能达到所要求的技术指标，具有灵活的现场更改性，还有高速、精确、可靠、抗干扰性强等优点。最重要的一点便是它能实现对不同的位同步信号进行提取，能够满足本课题的要求。
第1章 绪 论
同步是通信系统中一个重要的实际问题。在通信系统中，同步具有相当重要的地位。通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步系统。当采用同步解调或相干检测时，接收端需要提供一个与发射端调制载波同步同频同相的相干载波。获得这个相干载波的过程称为载波提取，或称为载波同步。数字通信中，除了有载波同步的问题之外，还有位同步的问题。
由于本次设计主要是在现场可编程门阵列(Field Programmable Gate Array)技术为基础来完成的，所以还在概念上介绍了FPGA的发展、芯片结构、8051型单片机、以及简单介绍了FPGA的开发过程，EDA的使用和开发语言C语言和Verilog HDL。
1.1 位同步技术当前的发展
数字通信中一个很重要的问题就是位同步问题，因为消息是一串连续的信号码元序列，解调时必须知道每个码元的起止时刻。因此，接收端必须产生一个时钟用作定时脉冲序列，它和接收的每一个码元的起止时刻一一对齐。我们把在
页数：76 字数：20114
目 录
摘 要 I
Abstract II
引 言 1
第1章 绪 论 2
1.1 位同步技术当前的发展 2
1.2 EDA简介 3
1.3 8051型单片机 4
1.4 FPGA器件简介 4
1.4.1 FPGA器件的发展 4
1.4.2 FPGA器件的结构 5
1.4.3 Altera器件及EPM7064 7
1.5 FPGA开发过程简介 8
1.6 C语言 9
1.7 VerilogHDL 9
1.8 MAX+PLUS II 概述 10
第2章 系统组成结构 11
2.1 单片机模块 11
2.2 键盘模块 11
2.3 测频、输出显示模块 12
2.4 数字锁相环(DPLL)模块 13
第3章 各模块的具体设计及实现 14
3.1 单片机模块的设计与实现 14
3.2 键盘模块的设计与实现 15
3.2.1 设计中问题和解决方法 15
3.2.2 键盘设计的软件设计 16
3.3 测频、输出显示模块的设计与实现 17
3.3.1 测频部分 17
3.3.1.1 测频电路的设计实现 17
3.3.1.2 测频模块的软件设计 17
3.3.2 显示部分 18
3.3.2.1 7448芯片介绍 18
3.4 锁相环模块的设计与实现 21
3.4.1 鉴相器的选择 21
3.4.2 可编程K可逆计数器的设计 22
3.4.3 I/D线路的设计 24
3.4.4 可编程N分频器的设计 25
第4章 位同步信号提取系统整体测试 28
4.1 锁相环的仿真与测试 28
4.2 单片机软件的测试 29
4.3 系统的整体测试 31
参考文献 33
致 谢 34
附录A 单片机软件设计程序 35
附录B FPGA芯片内部模块的Verilog HDL设计 58
基于单片机和FPGA的位同步信号提取
摘 要：本文所设计的位同步系统是使用单片机进行实时控制现场可编程门阵列（FPGA）进行同步的，在此设计中，本文主要做了以下内容：
1、单片机实时控制FPGA完成实时频率跟踪测量和自动锁相。
2、在FPGA内部，设计有以下两部分：
全数字锁相环（DPLL），主要包括数控振荡器、鉴相器、可控模N分频器。
LED动态扫描电路、FPGA和单片机的数据接口，以完成两者之间的数据传递。
3、设计辅助电路：键盘、LED显示、信号源等。
4、整体测试表明：系统可以实现10Hz到1MHz的信号同步，键盘及显示电路工作正常。
关键字：单片机、电子设计自动化（EDA）、Verilog HDL、数字锁相环
According To The MCU And FPGA The Bit Synchronous Signal Withdraw
ABSTRACT：This text for designing the synchronous system is an usage MCU to control the Fileld Programmable Gate Array(FPGA) really．This design primarily completes missions as below．
The MCU complete solid hour measure frequency follow with auto lock the phase．
In the FPGA inner part ，the design have below two parts：
The Digital Phase Locked Loop(DPLL)，primarly include Digital Controled Oscillatory，Pahse Detector，N Divider．
The LED Dynamicly scan and display circuit，Interface circuit between MCU and FPGA．
Design assistant electric circuit：The keyboard，LED shows，signal source etc．
4、The whole test enunciation：the system can realize 10Hz to 1MHz signal is synchronous，keyboard electric circuit and manifestation electric circuit work is normal．
KEYWORDS：MCU EDA Verilog HDL DPLL 引 言
在科学飞速发展的今天，世界已进入了数字化、信息化的时代。其中，通信技术的发展最为迅速。从第一代模拟移动通信，到今年即将运营的3G移动通信，仅仅数年的时间。与此同时，（微）电子技术也在以很快的速度进步着，利用FPGA作原型设计及前期样品生产的作法将会逐渐流行起来。通过使用FPGA/CPLD，可得到降低成本和上市时间快等的好处。数据通信的应用需求量很大，我国路由器产品采用FPGA/CPLD起了很大作用。伴随着微电子工业的发展，今天的FPGA已经可以做系统级芯片了。技术的融合，使得各种科学技术不再独立，而是联合应用在一起，发挥更大的功效。
本课题的目的是设计出一个具有通用性的输入信号的位同步提取系统，系统可以实现10Hz~1MHz的信号同步，使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成对同步信号的提取。该系统以FPGA器件作为控制的核心，配合单片机使整个系统显得尤为精简，能达到所要求的技术指标，具有灵活的现场更改性，还有高速、精确、可靠、抗干扰性强等优点。最重要的一点便是它能实现对不同的位同步信号进行提取，能够满足本课题的要求。
第1章 绪 论
同步是通信系统中一个重要的实际问题。在通信系统中，同步具有相当重要的地位。通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步系统。当采用同步解调或相干检测时，接收端需要提供一个与发射端调制载波同步同频同相的相干载波。获得这个相干载波的过程称为载波提取，或称为载波同步。数字通信中，除了有载波同步的问题之外，还有位同步的问题。
由于本次设计主要是在现场可编程门阵列(Field Programmable Gate Array)技术为基础来完成的，所以还在概念上介绍了FPGA的发展、芯片结构、8051型单片机、以及简单介绍了FPGA的开发过程，EDA的使用和开发语言C语言和Verilog HDL。
1.1 位同步技术当前的发展
数字通信中一个很重要的问题就是位同步问题，因为消息是一串连续的信号码元序列，解调时必须知道每个码元的起止时刻。因此，接收端必须产生一个时钟用作定时脉冲序列，它和接收的每一个码元的起止时刻一一对齐。我们把在
