基于硬件描述语言vhdl的电子钟设计.doc
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基于硬件描述语言vhdl的电子钟设计,33页共计11504字摘要：vhdl（very high speed integrated circuit hardware description language 即超高速集成电路硬件描述语言）在当今电子工程领域已经成为通用的硬件描述语言。本文使用vhdl硬件描述语言设计了一个电子钟系统。该系统在开发软件quart...
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33页共计11504字
摘 要：VHDL（Very High Speed Integrated Circuit Hardware Description Language 即超高速集成电路硬件描述语言）在当今电子工程领域已经成为通用的硬件描述语言。本文使用VHDL硬件描述语言设计了一个电子钟系统。该系统在开发软件Quartus Ⅱ环境中设计完成，本文给出了设计该数字系统的流程和方法，最后通过CPLD实现预定功能。
目 录
1 引言 1
2 相关知识介绍 1
2.1 VHDL介绍 2
2.2 自顶向下设计方法 3
2.3 Quartus Ⅱ开发平台 3
2.4 CPLD简介 4
3 电子钟系统设计方案 4
3.1 电子钟系统设计要求 4
3.2 系统设计方案概述及工作原理 4
4 电子钟顶层设计 5
4.1 顶层设计分析 5
4.2 顶层电路图 6
5 各模块电路的设计 6
5.1 正常计数时间功能模块 6
5.1.1 分频组件设计 7
5.1.2 60进制计数器设计 7
5.1.3 24进制计数器设计 8
5.2 定时器设定于计时功能模块 9
5.2.1 定时器组件设计思路及原理图 9
5.2.2 定时器仿真波形 10
5.3 闹钟模块设计 11
5.3.1 闹钟组件的设计思路及原理图 11
5.3.2 仿真波形 11
5.4 输出选择与数码转换模块设计 12
5.4.1 秒/分查表组件设计 12
5.4.2 小时查表组件设计 13
5.5 扫描多路输出模块 14
5.5.1 bin2led 组件设计 14
5.5.2 scan4 组件设计 15
5.5.3 scan2 组件设计 16
6 各模块硬件实现结果 17
6.1 正常计数模块的硬件实现结果 18
6.2 定时模块的硬件实现结果 19
6.3 闹钟模块硬件实现结果 20
7 小结 20
参考文献： 20
致 谢 21
附录：部分模块代码 21
关键词：硬件描述语言；VHDL；Quartus Ⅱ；电子钟；CPLD
参考文献：
[1] 林明权.VHDL数字控制系统设计范例[M]. 北京:电子工业出版社, 2003
[2] 雷伏容.VHDL电路设计[M]. 北京:清华大学出版社,2006
[3] 陈荣,陈华.VHDL芯片设计[M]. 北京:机械工业出版社,2006
[4] 杨恒,李爱国等. FPGA/CPLD最新实用技术指南[M]. 北京:清华大学出版社, 2005
[5] 孙研鹏,张芝贤等.VHDL与可编程逻辑器件应用[M]. 北京:航空工业出版社, 2006
[6] 辛春艳.VHDL硬件描述语言[M]. 北京:国防工业出版社,2002
[7] 曾繁泰,陈美金.VHDL程序设计[M]. 北京:清华大学出版社, 2000
[8] 阎石.数字电子技术[M]. 北京:高等教育出版社, 2006
[9] Bob Zeidman, 基于FPGA&CPLD的数字IC设计方法 [M]. 赵宏图译,北京:北京航空航天大学出版社,2004
摘 要：VHDL（Very High Speed Integrated Circuit Hardware Description Language 即超高速集成电路硬件描述语言）在当今电子工程领域已经成为通用的硬件描述语言。本文使用VHDL硬件描述语言设计了一个电子钟系统。该系统在开发软件Quartus Ⅱ环境中设计完成，本文给出了设计该数字系统的流程和方法，最后通过CPLD实现预定功能。
目 录
1 引言 1
2 相关知识介绍 1
2.1 VHDL介绍 2
2.2 自顶向下设计方法 3
2.3 Quartus Ⅱ开发平台 3
2.4 CPLD简介 4
3 电子钟系统设计方案 4
3.1 电子钟系统设计要求 4
3.2 系统设计方案概述及工作原理 4
4 电子钟顶层设计 5
4.1 顶层设计分析 5
4.2 顶层电路图 6
5 各模块电路的设计 6
5.1 正常计数时间功能模块 6
5.1.1 分频组件设计 7
5.1.2 60进制计数器设计 7
5.1.3 24进制计数器设计 8
5.2 定时器设定于计时功能模块 9
5.2.1 定时器组件设计思路及原理图 9
5.2.2 定时器仿真波形 10
5.3 闹钟模块设计 11
5.3.1 闹钟组件的设计思路及原理图 11
5.3.2 仿真波形 11
5.4 输出选择与数码转换模块设计 12
5.4.1 秒/分查表组件设计 12
5.4.2 小时查表组件设计 13
5.5 扫描多路输出模块 14
5.5.1 bin2led 组件设计 14
5.5.2 scan4 组件设计 15
5.5.3 scan2 组件设计 16
6 各模块硬件实现结果 17
6.1 正常计数模块的硬件实现结果 18
6.2 定时模块的硬件实现结果 19
6.3 闹钟模块硬件实现结果 20
7 小结 20
参考文献： 20
致 谢 21
附录：部分模块代码 21
关键词：硬件描述语言；VHDL；Quartus Ⅱ；电子钟；CPLD
参考文献：
[1] 林明权.VHDL数字控制系统设计范例[M]. 北京:电子工业出版社, 2003
[2] 雷伏容.VHDL电路设计[M]. 北京:清华大学出版社,2006
[3] 陈荣,陈华.VHDL芯片设计[M]. 北京:机械工业出版社,2006
[4] 杨恒,李爱国等. FPGA/CPLD最新实用技术指南[M]. 北京:清华大学出版社, 2005
[5] 孙研鹏,张芝贤等.VHDL与可编程逻辑器件应用[M]. 北京:航空工业出版社, 2006
[6] 辛春艳.VHDL硬件描述语言[M]. 北京:国防工业出版社,2002
[7] 曾繁泰,陈美金.VHDL程序设计[M]. 北京:清华大学出版社, 2000
[8] 阎石.数字电子技术[M]. 北京:高等教育出版社, 2006
[9] Bob Zeidman, 基于FPGA&CPLD的数字IC设计方法 [M]. 赵宏图译,北京:北京航空航天大学出版社,2004
